晚上跟研究所同學碰面, 似乎產業的縮影就在身邊.
倒是提早半個多小時到了捷運中山國中站的三民,
為的還是期待解開心中關於心電圖的疑惑.

　22:00 打道回府, 23:00 洗好澡,
　像當年為了破解 apple ][ 保護那樣奮鬥,
　看著像是斗數命盤 12 宮的 12-lead ECG,
　越發感受到這一路學習, 從小到大的盲點:

" 為什麼我們總是不自主認為
　書上告訴我們的就是對的呢 ? "

　是沒錯, 心臟從 SA node 開始放電開始震,
　可是翻了手邊所有心電圖的書, 怎麼找都找不到,
　那個一開始震的電位輸入參數有那些.

好像震的理所當然似的, 真奇怪.
怎麼想都還是覺得很奇怪.

其實只是想驗證想的對不對而已.

　連那個 his bundle 都可以從股靜脈,
　通過三尖辦固定電極導管,
　這麼複雜大膽的動作都已經做了.

　照理那個起始電位的參數設定源頭,
　應該是早就被解開了才是.

來去睏了, 這樣熬夜唸書耗損太大.

乾脆明天直接殺去問 journal paper
以月產的醫學院教授同學好了.

.

可能大家覺得小弟瘋了, 幹麻那麼執著於這個心跳的起始點.

　這是做 chip design 累積的經驗, 相對於人體的心臟,
　在 chip 裡面就是所謂鎖相迴路 PLL 的東西.

這個 PLL 是 clock generator,
所有 synchronous design 全靠這一脈的 clock.

　近取諸身, 人不知不覺都依循著身體自然所累積經驗.
　
　模擬與設計, 其實多半是不停的重演,
　重演當初上帝在我們身上所累積的" 歷史 ".

　與其說是 DNA, 不如說像是 bible 記錄描述歷史的 code.

這個 clock 的 frequency 要怎麼震, 要震多少伏,
一念之間, 就定下了整個 chip 的 spec.

　換另外一個講法, 整個 system 能不能動,
　動的順不順暢, chip 的 cost 多少, 最後能賺多少錢,
　全部取決於這一念之間的 clock.

PLL 震出來的 clock 不乾淨, 就跟心律不整一樣,
所有 chip 各 block 的 data 全部跟著出狀況, 這種 bugs 很難抓,
因為我們基本上都相信 clock 震出來是乾淨的.

　連現在做個這麼原始的 chip design 都得考慮這麼多,
　牽一髮動全身, 小弟實在不相信心臟就自己在那邊跳阿跳的,
　又不是心律調整器那麼笨的設計.

心臟一脫離身體就不再規律的跳了,
肯定是跟全身各部分訊號串在一起運作.

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換另外一種講法, 像 intel, AMD CPU 裡面單單為了省電,
就有所謂 dynamic voltage scaling, 隨著系統各部分回饋的訊息,
去動態調整 system clock frequency, 這樣才有機會做到最佳的省電效果.

　最近天天都在解這個問題, 照理來說,
　心臟應該會給我們比目前更棒的答案才是,
　因為這是上帝設計到最後的作品 ......